설계 선택의 감각을,
검증 가능한 지도로.

성능·면적·전력의 관계를 같은 화면에서 읽고, 각 점의 생성 맥락까지 추적하는 공개 실험실입니다. 현재 표시되는 모든 설계명과 수치는 시연을 위해 만든 합성 데이터이며 실제 벤치마크 결과가 아닙니다.

공개용 합성 데이터셋 · 실측/테이프아웃 결과 아님

실제 수치로 오인될 가능성을 막기 위해 design, PDK, commit, runtime을 포함한 모든 값이 명시적으로 fictional 또는 synthetic로 표기됩니다.

ATLAS / 01

PPA 설계 공간

성능은 오른쪽으로, 비용은 위쪽으로 증가합니다. 강조된 점은 현재 화면에서 다른 점에 지배되지 않는 합성 Pareto 후보입니다.

DATASETSYN-PPA-2026Q38 fictional runs · frozen demo

PROCESS NODEWORKLOAD

COST AXIS

VALUES

8 points visible2 Pareto candidates

28 nm45 nm65 nmP Pareto

각 점은 합성 데모 실행입니다. 점을 선택하면 provenance 상세 패널이 열립니다. Pareto 후보는 P로 표시됩니다.

현재 Pareto 후보

화면에 보이는 합성 점만으로 계산한 시각 보조선입니다. 기술 우위를 증명하지 않습니다.

VISIBLE SET / 02

PPA index = performance ÷ √(area × power), 각 family baseline = 100. 높을수록 효율적인 데모 시나리오입니다.

현재 필터에 표시된 synthetic PPA 데모 순위
#	Workload	Node	Target clock	Area	Power	PPA idx	Source
01	AI MAC array	28 nm	690 MHz	3.14 mm²	184 mW	155	SYNTHETIC
02	Crypto	28 nm	1,180 MHz	0.43 mm²	19.7 mW	150	SYNTHETIC
03	Interconnect	45 nm	930 MHz	2.08 mm²	67.5 mW	140	SYNTHETIC
04	CPU core	28 nm	780 MHz	0.91 mm²	34.8 mW	138	SYNTHETIC
05	CPU core	45 nm	590 MHz	1.36 mm²	41.2 mW	100	SYNTHETIC
06	Crypto	45 nm	810 MHz	0.74 mm²	24.6 mW	100	SYNTHETIC
07	AI MAC array	65 nm	340 MHz	7.38 mm²	258 mW	100	SYNTHETIC
08	Interconnect	65 nm	510 MHz	3.96 mm²	92.4 mW	100	SYNTHETIC

모든 행의 clock, area, power, runtime 및 PPA index는 UI 시연을 위해 생성한 숫자입니다. 인용하거나 실제 공정 성능으로 사용하지 마세요.

PUBLICATION GATE / 03

01PDK와 라이브러리 조건이 확인되지 않은 실수치는 공개하지 않습니다.

02재현 가능한 flow commit과 constraint가 없는 순위는 만들지 않습니다.

03합성 예시는 언제나 실측 데이터와 시각적으로 분리해 표시합니다.