00 DESIGN INTELLIGENCE, IN MOTION
읽는 것을 넘어,
직접 설계하고 판단합니다.
VLSI Korea의 기술 해설과 교육 로드맵 다음 단계. 실제 설계 trade-off를 브라우저에서 만지고, 계산식과 산출물까지 확인하는 공개 실험실입니다.
INSIGHT / U18 + U42가 combinational delay의 44%를 차지합니다.
01 WORKING PROJECTS
반복 학습과 설계 판단을 잇는 여섯 가지 도구
모든 계산은 공개된 일반 원리 또는 명시된 데모 모델을 사용합니다. 입력은 서버로 전송하지 않습니다.
DAILY RETENTION LOOP
Daily Chip
01challenge per day매일 한 문제로 공정·소자·설계·메모리·패키징 판단력을 쌓고 streak를 이어갑니다.
UNIT ECONOMICS
Project Economics
36Mdiscounted cash flowAI 토큰 원가, 유료 전환, 스폰서 매출과 운영비를 묶어 36개월 NPV를 계산합니다.
PATH ANALYSIS
Timing Studio
+32 pssample slackGeneric/OpenSTA report를 path budget으로 바꾸고 clock·uncertainty 민감도를 봅니다.
FLOORPLAN SPRINT
VLSI Arena
840+target scoreMacro를 직접 옮기며 overlap, deadspace, HPWL, congestion proxy를 동시에 줄입니다.
READINESS CONTROL
Tapeout Console
6sign-off gatesRTL freeze부터 DRC/LVS까지 dependency, owner, evidence를 한 보드에서 관리합니다.
BENCHMARK PROVENANCE
Open PPA Atlas
100%labeled demo data조건과 출처가 붙은 결과만 비교하고, raw 수치와 Pareto 관계를 분리해 읽습니다.
02 ONE VLSI SYSTEM
읽고, 배우고, 검증하는 하나의 흐름
03 LAB PRINCIPLES
숫자는 숨기지 않고,
한계는 작게 쓰지 않습니다.
- 01Local by default
입력 report와 project state는 브라우저 밖으로 보내지 않습니다.
- 02Methods in the open
score, normalization, proxy 계산식을 인터페이스 안에 공개합니다.
- 03Evidence before rank
출처와 조건이 없는 benchmark는 실제 결과처럼 제시하지 않습니다.
- 04Not a sign-off tool
교육·초기 검토를 돕되 상용 EDA와 전문 검토를 대체하지 않습니다.