00 DESIGN INTELLIGENCE, IN MOTION

읽는 것을 넘어,
직접 설계하고 판단합니다.

VLSI Korea의 기술 해설과 교육 로드맵 다음 단계. 실제 설계 trade-off를 브라우저에서 만지고, 계산식과 산출물까지 확인하는 공개 실험실입니다.

6 working projects0 accounts required0 input telemetry
LIVE MODEL / TIMING READY
CLK
U42126 ps
N38887 ps
U18142 ps
D
ARRIVAL0.655 nsdata path
REQUIRED0.687 nsclock budget
SLACK+0.032 nsMET
required

INSIGHT / U18 + U42가 combinational delay의 44%를 차지합니다.

01 WORKING PROJECTS

반복 학습과 설계 판단을 잇는 여섯 가지 도구

모든 계산은 공개된 일반 원리 또는 명시된 데모 모델을 사용합니다. 입력은 서버로 전송하지 않습니다.

02 ONE VLSI SYSTEM

읽고, 배우고, 검증하는 하나의 흐름

03 LAB PRINCIPLES

숫자는 숨기지 않고,
한계는 작게 쓰지 않습니다.

  1. 01
    Local by default

    입력 report와 project state는 브라우저 밖으로 보내지 않습니다.

  2. 02
    Methods in the open

    score, normalization, proxy 계산식을 인터페이스 안에 공개합니다.

  3. 03
    Evidence before rank

    출처와 조건이 없는 benchmark는 실제 결과처럼 제시하지 않습니다.

  4. 04
    Not a sign-off tool

    교육·초기 검토를 돕되 상용 EDA와 전문 검토를 대체하지 않습니다.